Verilog HDL-伙伴云

Verilog HDL

数据通路。 y = func(a,b) func可以是加法，减法，乘法，比较，移位，舍入，饱和等。分别针对有符号数，无符号数的情况。提示：可以参考synopsys的一篇文档 https://t.zsxq.com/QF6QNju 加法：对于无符号数而言： module arithmetic( input [3:0] a, input [3:0] b, output [4:0] res_sum,...

[置顶]甘特图怎么制作更方便？甘特图制作方法

甘特图 •2022-09-20

本文关于甘特图怎么制作更方便？甘特图制作方法。其实现在制作甘特图的方式有多种多样，可以直接使用表格的方式来制作，或者是使用一些线上工具来制作甘特图都是可以的。今天针对于甘特图制作方式给大家详细的分享一...

数据分析甘特图制作甘特图甘特图工具
[置顶]okr的实施标准步骤是什么？成功实施落地OKR的要点

OKR管理 •2022-09-20

本文关于okr的实施标准步骤是什么？成功实施落地OKR的要点。其实有关于Okr工作法，相信很多人都有一定的了解。OKR定义为一个重要的思维框架和一个发展中的学科，旨在确保员工一起工作，并专注于做出可衡...

OKR OKR系统 okr管理
[置顶]3分钟带你区分低代码和零代码，原来差异如此明显？不能混为一谈

办公 •2023-05-22

信息技术发展日新月异，人们总是希望有一种工具或者平台能够快速实现应用开发和部署，不写代码或者写少量代码就能够实现项目交付，对需求双方都是省心省力的事情。低代码和零代码工具符合了人们对速率的期待，在近些...

低代码代码数据设置用户零代码
【Verilog HDL 训练】第 12 天（数据通路）

所有内容 •2022-05-30

数据通路。 y = func(a,b) func可以是加法，减法，乘法，比较，移位，舍入，饱和等。分别针对有符号数，无符号数的情况。提示：可以参考synopsys的一篇文档 https://t.z...

Verilog HDL 训练
【Verilog HDL 训练】第 03 天

所有内容 •2022-05-29

阅读某工艺库：http://bbs.eetop.cn/thread-611701-1-1.html 第一次见这种东西，只能尝试摸索下，待修正！大神答案：https://t.zsxq.com/Jaqz...

Verilog HDL 训练
胡振波：我的芯片之路

所有内容 •2022-05-29

国内CPU产业方兴未艾，x86、ARM和MIPS等传统商用处理器架构呈现“百花齐放”之势。龙芯、兆芯、飞腾等资深专业CPU公司在不断突破，华为、展讯等一线大公司相继开始研发自主的处理器核心，海光、华芯...

体系结构人工智能 Verilog HDL
【Verilog HDL 训练】第 13 天（存储器、SRAM）

所有内容 •2022-05-29

存储器。 1. rom，ram，flash，ddr，sram，dram，mram..列举并解释一下这些名词。 2. 用verilog实现一个深度为16，位宽8bit的单端口SRAM。搭建一个仿真环境，...

Verilog HDL 训练