《系统与芯片ESD防护的协同设计》 —1.2　片上ESD防护策略

1.2　片上ESD防护策略

片上ESD防护的最初作用是保证IC能承受在ESD防护区域（EPA）的整个制造过程中的ESD应力。这包括芯片代工和系统装配。每片芯片的规格分别包括针对各种标准定义的脉冲下的合格等级。已经建立了元器件级标准，以检验在受控环境下IC的抗ESD能力。主要的标准包括：充电器件模型（CDM）、机器模型（MM）和人体模型（HBM）（图1.5）。

CDM测试验证IC对从带电封装体到接地金属体的放电事件的敏感性。这种脉冲上升时间快到100 ps左右，时间很短，1~5 ns，幅值正比于IC元器件尺寸。IC封装体在给定的电势处可累积电荷。对于CDM，典型的测试电平在250 V到750 V之间。

MM ESD事件在物理上代表突然连接到IC引脚的预先带电的金属工具放电。这里假定了IC已连接到对地放电路径。由于金属工具的电感，脉冲具有振荡波形。可以预期，由于金属工具的阻值低，并且如果接地做到位的话，在环境防护区域中金属工具不太可能充电到太高的电位，因此通常的MM的测试电平是100 V或200 V。200 V的脉冲产生大约3 A的峰值电流。

HBM标准在物理上代表一个带电的人体与一个IC引脚接触且另一个IC引脚接地产生的静电放电现象。一般认为，在环境防护区域中，人体产生的静电势在0.5至2 kV之间。产生的电流脉冲被一个1.5 kΩ的放电电阻所限制，导致2 kV的应力水平下峰值电流大约为1.33 A。

这些IC元器件测试电压水平（图1.2）仅在受控制造环境下的环境防护区域中有意义，这里采取了预防措施以确保人员和设备的静电水平最低。相同预充电电压下，IEC系统级应力脉冲会引起更大幅值的脉冲电流（图1.5）和总电荷（图1.6）。系统级标准将在第2章中详细讨论。

片上ESD防护网络是由嵌入式功率电路表示，它可为每个IC引脚与引脚的组合提供不同的可逆电流通路。在通过这些电流通路放电时，实现了一个合适的电压限制，以防止被防护的内部电路出现任何不可逆的变化。尽管模拟电路的种类繁多，防护网络可以基于比较常见的简单原则构建。通常防护网络区分为基于局部钳位的网络或轨基网络。第一种也可以包括利用片上有源电路元器件的自防护。

局部防护网络依赖于一个专门设计的ESD防护钳位器，附加在被防护的IC引脚和IC地之间或在两个IC引脚之间。在这种情况下，希望通过局部钳位，为每对引脚到引脚的组合实现电流通路。可供选择的轨基网络通过连接到ESDPLUS和ESDMINUS轨的二极管，以及核心钳位器的连接，给相同电源域的IC引脚提供防护。两个引脚间的电流路径通过二极管和核心钳位网络得以实现。这两种方法各有优缺点（见表1.1）。

表1.1　两种主要ESD防护策略的比较

ESD防护网络的设计包括ESD钳位的适当选择，它是为给定工艺开发的、具有知识产权（IP）并与工艺设计包（PDK）兼容，设计足以传导较大ESD电流的金属布线，并考虑遍及模拟电路内部模块的可选电流通路。对不同电源域，选择局部还是轨基钳位是一专项任务。由于模拟I/O模块与内部有源电路的相互作用，混合模式仿真和利用紧凑建模工具的电路级ESD仿真都被用于提供重要的设计验证和优化。

全面的片上ESD防护网络的策略在文献[5]中有详细描述。这种网络的主要功能是通过实现放电电流路径，对瞬时高电压起作用。依据内部电路规格，瞬态触发和电压的ESD钳位都可以用于实现片上防护网络。对元器件级规格的防护钳位设计在文献[5]中有广泛讨论。系统级引脚ESD钳位设计的细节将在第3章中讨论。

术语ESD压焊块（pad）环常常用于数字电路设计和引脚数较少的模拟电路，其中芯片的外围用作I/O和电源压焊块、ESD钳位和I/O电路布局。任何ESD压焊块环包括压焊块和在压焊块附近由基本单元组合构建的分布式ESD防护电路。ESD防护网络元器件也能嵌入进I/O单元。在大多数情况下，ESD压焊块环可与内部电路相分离，因此实际上复用于支持不同的内部电路模块。

对于模拟电路，对ESD压焊块环设计的理解并不总是像数字电路那样直观。这种复杂性是由较高强度的电流通路与内部电源电路相互作用造成的。通常，模拟电路引脚会面对许多相连的有源器件。于是在内部电路内，某些器件，尤其是功率器件，会“看见”相当多的残余ESD应力。

在芯片封装的微型表面贴装或晶圆级倒装设计的情况下，凸起的压焊块是以球状矩阵排列的形式安排在整个硅片区域的顶部。在这种倒装芯片封装中，实施ESD压焊块环变得不切实际。尽管ESD网络可不与内部模拟电路分离，采用分层和混合模式仿真的方法，仍可在一定程度上对ESD电流通路和电压限制进行分析。

根据内部电路的设计，由于与外部器件控制电极的不同耦合，内部元器件的绝对最大电压可能会有明显变化。从这一预期来说，功率模拟电路和ESD防护网络需要定制的协同设计，特别是当某些IC引脚被指定为系统级的要求时。

1.2.1　基于轨的ESD防护网络

为了通过ESD认证，每个IC引脚必须依靠内部功率器件提供自防护或连接到ESD防护网络上。局部ESD防护与总线电阻无关，也不依赖于其他的网络元器件。它提供一个相对容易解释的局部电压波形。但它不是节省空间的最优方案，特别是在耐高压模拟集成电路引脚的情形下，它对工艺更加敏感。

总的来说，轨基ESD防护网络可以由二极管和连接在ESD轨之间的所谓核心钳位器构成。原理上，ESD轨可公用电源总线或者独立于它们。核心钳位器可以有回滞特性，也可以没有。不管怎样，当采用回滞型钳位器时，对于将引脚电压限制在适当水平而言，累积的压降（触发电压）可能变得过度了。因此，这种方法的用途有限，例如用于具有较大ESD防护窗口的放大器。

轨基防护可以用核心钳位器实现，可以既作为电源钳位器又作为核心钳位器，也可以仅作为核心钳位器。在第一种情形下，ESDPLUS和ESDMINUS轨作为电源和地是相同的，例如VDD和VSS（图1.7a）。对于核心钳位功

能，电源可以通过轨二极管对类似地连接到I/O

（图1.7b）。在这种情形下，如果使用一个有源钳位器，从ESDPLUS轨到任意一个pad间，必须使用一个电荷“渗漏”电阻，以避免由多重ESD脉冲的作用引起的内部电荷积累以及相应的有源钳位失效。

轨基ESD防护网络可以通过带有共用的核心钳位器的ESD总线（轨）以及ESD二极管的存在来识别，而ESD二极管将其他的引脚连接到轨道上，除非二极管的功能是通过与引脚相连的内部器件的体二极管来实现的。ESD二极管可以连接到输入/输出（I/O）引脚或其他的控制引脚，包括电源引脚。连接到轨的电源引脚通常共用金属布线。然而在原理上，防护网络可以用ESDPLUS和ESDMINUS总线来组织，它们将电源域和接地域分开。

ESD防护可嵌入输入/输出（I/O）单元中。使用该方案时，必须考虑一系列的ESD和闩锁规则，使ESD元器件和I/O元器件的工作不发生冲突。闩锁的物理知识和相关设计要点将在第4章讨论。

有源钳位网络设计的主要优点之一是可以采用常规有源器件紧凑模型对ESD脉冲下的电路进行分析。在轨基网络情形下，复杂的芯片验证有好几个步骤。它们通常包括：验证每个IC引脚都有ESD防护；专用ESD放电通路分析和引脚到引脚的压降分析；对ESD电流密度水平的互联鲁棒性的提取和验证（在接触、金属和通孔处）；ESD单元的类型及它们的直流电压和引脚的信号容差和是否符合ESD设计准则的验证。

在轨基ESD防护方面，希望ESD二极管将脉冲ESD电流仅置于正向偏置模式，并且ESD二极管具有由ESD防护网络防护的高反向击穿电压。为避免对主要ESD电流通路造成干扰，ESD二极管的耐压是一个重要参数。为避免ESD二极管由于雪崩击穿模式烧坏，以及在正常运行期间对电路功能的直接影响，应为轨基防护域设计适当的——高于电源电压的击穿电压。

一个简化的4引脚轨基电路的例子（图1.7a）综合了输入（INP）、输出（OUT）、电源和接地（GND）引脚的防护。重复使用类似的二极管与I/O引脚的连接，可以将另外的引脚加到防护网络上去。通过正向偏置二极管、轨的对应部分和核心电源钳位器，防护网络为每个引脚到引脚组合提供了一个ESD电流通路。在电源钳位处实现了高压电流通路和通过钳位二极管的反向通路。例如，在INP对OUT的正向ESD攻击下，通过上二极管D1、ESDPLUS总线的上部，然后再通过回滞型钳位器、ESDMINUS总线的相应部分和正向偏置二极管D3，形成了电流通路。

ESD电流水平也应该考虑轨电阻，电路总压降和每个引脚的对地压降可以根据钳位电压降VC、正偏二极管压降VD和依赖于电流路径的总线电阻RESD+、RESD-的分布加以估算（表1.2）。当然，对于更复杂的多引脚数的情形，则需要用到多电流路径电阻自动提取的CAD自动化工具[6]。

表1.2　峰值ESD电流处的轨基峰值电压

在分布式网络中，钳位元器件可以共用。例如，分布式核心电路有源钳位器包括具有共享RC计时器的NMOS阵列（图1.8）。RC控制的功率NMOS器件的分布式网络具有极为有利的低导通电阻，能够实现相当低的压焊块（pad）环区域的钳位电压，该电压正比于所使用的分布式单元个数。

如果系统级的要求是重要的，那么有源钳位的芯片级防护就变得很有挑战性，因为当电源电压存在时，有源钳位器将无法使用。为了限制输入引脚的电压，使用反向平行二极管钳位器来防护差分BJT的输入引脚，二极管的数量对应于所需的差分信号电平（图1.9）。

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